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| 第四讲 Verilog-HDL仿真软件的基本操作 | |||||
| 第四讲 Verilog-HDL仿真软件的基本操作 | |||||
作者:admin 文章来源:网络 点击数: 更新时间:2007-8-4 ![]() |
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在本讲以Xilinx WebPACK 4.1 ModelSim XE Starter 为例,说明仿真软件的基本操作。
单击后,在弹出的对话框内适当填写工程文件名,如图2 所示。单击【OK】后,一个新的工程文件就建立了。
4.2一个简单的仿真实例
在图4所示的【Add file to Project】对画框中,通过【Browse...】浏览路径,然后在【File Name】中填写将要添加的文件的名称。
如图5 所示,将文件类型选中【All Files(*.*)】选项,并选择好文件。然后,单击【打开】,就可将“*.v”文件和“*.tst”文件加载到工程文件中了。如图6 所示。
单击【OK】,就可以看到在【Project】选项卡中,出现“*.v”和“*.tst”文件了。如图7 所示。
然后,仍然在【Project】选项卡区域中单击鼠标右键,就会出现进行编译的快捷菜单。如图8 所示。
选中【Compile All】菜单项并单击,就会编译刚才加载的文件。单击【Library】选项卡,出现被编译后的模块,如图9 所示。
双击该模块,就会出现【sim】选项卡,如图10 所示。
选择【Design】菜单中的【Compile】菜单项,再次编译。如图11 所示。这次编译不同于前一次的编译。第一次是将“*.v”文件及“*.tst”文件全部进行编译,产生编译程序。而这次编译主要是为下一步装载测试程序而准备的。所以,这次可以只选择要测试的程序进行编译。
如图12所示,选择测试程序文件。并把“文件类型”选中【All Files(*.*)】选项。然后,顺序单击【Compile】和【Done】。出现图13 所示画面。
选择【Design】菜单中的【Load Design...】菜单项,装载测试程序文件。
如图15 所示,选中【View】菜单中的【All】菜单项。
可以看到“*.v”文件、数据流和波形显示框等画面。如图16 所示。
如图17所示, 选中【signals】中的所有信号。用鼠标拖动到右面画面【wave default】中,如图18 所示。
然后, 选中【Run】菜单中的【Run-All】菜单项并单击。随后,会出现“Are you sure you want to finish?”的对话框。单击【否】后,就会出现图19 画面中的波形。 |
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