Verilog是一种硬件描述语言（HDL），可以说Verilog比VHDL在编程时更容易上手和编写，尤其是当你具有C语言基础时，掌握Verilog语言更加容易。

    Verilog用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门到完整的数字系统之间。熟悉系统能够按层次描述，并可以在相同的描述中显式地进行时序建模。
    Verilog可以描述：设计的行为特征、设计的数据流特征、设计的结构组成以及包含响应监控和设计验证方面的延时和波形产生机制。另外，Verilog提供编程语言接口，利用该接口可以在模拟、验证 期间从设计外部访问设计，包括模拟的具体控制和运行。
    Verilog的历史可以追溯到1983年由G.D.A公司为其模拟器产品开发的硬件建模语言，于1990年被***到公众领域，1995年，Verilog语言成为IEEE标准，称为IEEE Std1364－1995。

一、从第1个例子开始入门
    Verilog程序的组成基本单位是模块，相当于DELPHI中的过程，或者C语言中无返回参数的函数。

    模块的基本语法是：
    module 模块名(端口列表)
        端口参数类型申明；
        模块内部参数类型申明;
      状态;
      初始化状态;
      其他申明；
    endmodule
   
     下面我们举个半加器的例子。
    module HalfAdder(A,B,Sum,Carry);
      input A,B;
      output Sum,Carry;

      assign #2 Sum = A^B;
      assign #5 Carry = A&B;
   endmodule
   在你做实验的时候，要记得Verilog语言是区分大小写的，因此，关键字都必须小写。在本例子中，

module、endmodule表示模块开始和模块结束。input用来申明A和B两个端口都是输入端，output用来申明

Sum和Carry端口都是输出端。
   assign表示申明一个连线，＃2和＃5表示该连线的延迟是2ns和5ns。
   Sum ＝ A^B;表示Sum等于A异或B。
   Carry＝A&B;表示Carry等于A与上B。这样就是半加器的逻辑。
 
   在MAX+PLUS中输入好这些东西后，将文件名设置成HalfAdder.V，将该文件设置成当前工程文件（

current project），然后编译，仿真，就可以得到结果了。